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論理回路に対するテスト実行時間削減法
https://ehime-u.repo.nii.ac.jp/records/1238
https://ehime-u.repo.nii.ac.jp/records/1238b31aa247-48e3-4964-aa7f-ea205c487b8d
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
AA12158096_2006_05-11.pdf (672.1 kB)
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| アイテムタイプ | 紀要論文 / Departmental Bulletin Paper(1) | |||||||||||||
|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
| 公開日 | 2012-04-06 | |||||||||||||
| タイトル | ||||||||||||||
| タイトル | 論理回路に対するテスト実行時間削減法 | |||||||||||||
| 言語 | ja | |||||||||||||
| タイトル | ||||||||||||||
| タイトル | Reduction of test application time for logic circuits | |||||||||||||
| 言語 | en | |||||||||||||
| 言語 | ||||||||||||||
| 言語 | jpn | |||||||||||||
| 資源タイプ | ||||||||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_6501 | |||||||||||||
| 資源タイプ | departmental bulletin paper | |||||||||||||
| 著者 |
樋上, 喜信
× 樋上, 喜信
× 梶原, 誠司
× 市原, 英行
× 高松, 雄三
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| 書誌情報 |
ja : 工学ジャーナル = Annual journal of engineering, Ehime University 巻 5, p. 98-109, 発行日 2006-03 |
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| ISSN | ||||||||||||||
| 収録物識別子タイプ | ISSN | |||||||||||||
| 収録物識別子 | 1348-9895 | |||||||||||||
| 書誌レコードID | ||||||||||||||
| 収録物識別子タイプ | NCID | |||||||||||||
| 収録物識別子 | AA12158096 | |||||||||||||
| 著者版フラグ | ||||||||||||||
| 出版タイプ | VoR | |||||||||||||
| 出版タイプResource | http://purl.org/coar/version/c_970fb48d4fbd8a85 | |||||||||||||
